FPGA设计模板分享(1)

FPGA工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德扬精心制作了常用模板,只要你安装好明德扬提供的GVIM,就能使用这些模板了。

1.时序逻辑的模板
在GVIM输入“Shixu”并回车,如下图所示

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就能得到下面的时序逻辑的模板。

fpga


2.输入“Shixu2”并回车

fpga

就能得到带有2个if条件的时序逻辑代码。

模板


3.输入“Shixu3”并回车

模板

就能得到带有3个if条件的时序逻辑代码。

模板


欢迎关注明德扬公众号“fpga520”,或群97925396,索取明德扬模板。口号多用模板,减少记忆,专注设计!
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