module gate(
input a,
input b,
output y
);
assign y = a & b;//与门
assign y = a | b;//或门
assign y = ~a;//非门
assign y = a ^ b;//异或门
endmodule
Verilog 基本电路1-与或非，异或门
阅读 202
2022-12-23
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Verilog 基本电路1-与或非，异或门
阅读 202
2022-12-23
module gate(
input a,
input b,
output y
);
assign y = a & b;//与门
assign y = a | b;//或门
assign y = ~a;//非门
assign y = a ^ b;//异或门
endmodule
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