第三章 作业【Verilog】

第三章 作业【Verilog】

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前言

以下内容源自xxx
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推荐

第三章 作业

第三章第一次作业

一. 简答题（共3题）

1. (简答题)
   请画出下列wave信号波形图，并设计代码通过并行语句块产生wave信号。

2. (简答题)

请分别通过阻塞赋值语句和非阻塞赋值语句描述如下电路。

3. (简答题)
   请设计模块实现如下电路结构。

module block(q0,q1,q2,CLK,RST);
      input CLK,RST;
      output q0,q1,q2;
      reg q0,q1,q1;
      always @(posedge clk)
             if (RST) 
                   {q2,q1,q0}<=3'b110;
             else
                  begin
                      q0<=~q2;
                      q1<=q0;
                      q2<=q1
                  end
endmodule

第三章第二次作业

一. 简答题（共3题）

1. (简答题)请说明always过程块和initial过程块的区别。

我的答案：

always 过程语句的触发状态是一直存在的，只要always后面的敏感事件列表，就执行语句块。

initial在电路0时刻执行，且只执行一次，在执行完一次之后该initial过程块就会被挂起，不在执行。

2. (简答题)

请完成课后第8题。

我的答案：

3. (简答题)
   请完成课后作业第13题。

我的答案：

最后

这篇博客能写好的原因是：站在巨人的肩膀上

这篇博客要写好的目的是：做别人的肩膀

开源：为爱发电

学习：为我而行